target/stm32f7x: clarify reset_config comment
[openocd.git] / tcl / target / stm32f7x.cfg
1 # script for stm32f7x family
2
3 #
4 # stm32f7 devices support both JTAG and SWD transports.
5 #
6 source [find target/swj-dp.tcl]
7 source [find mem_helper.tcl]
8
9 if { [info exists CHIPNAME] } {
10    set _CHIPNAME $CHIPNAME
11 } else {
12    set _CHIPNAME stm32f7x
13 }
14
15    set _ENDIAN little
16
17 # Work-area is a space in RAM used for flash programming
18 # By default use 128kB
19 if { [info exists WORKAREASIZE] } {
20    set _WORKAREASIZE $WORKAREASIZE
21 } else {
22    set _WORKAREASIZE 0x20000
23 }
24
25 #jtag scan chain
26 if { [info exists CPUTAPID] } {
27    set _CPUTAPID $CPUTAPID
28 } else {
29    if { [using_jtag] } {
30       # See STM Document RM0385
31       # Section 40.6.3 - corresponds to Cortex-M7 with FPU r0p0
32       set _CPUTAPID 0x5ba00477
33    } {
34       set _CPUTAPID 0x5ba02477
35    }
36 }
37
38 swj_newdap $_CHIPNAME cpu -irlen 4 -ircapture 0x1 -irmask 0xf -expected-id $_CPUTAPID
39 dap create $_CHIPNAME.dap -chain-position $_CHIPNAME.cpu
40
41 if {[using_jtag]} {
42    jtag newtap $_CHIPNAME bs -irlen 5
43 }
44
45 set _TARGETNAME $_CHIPNAME.cpu
46 target create $_TARGETNAME cortex_m -endian $_ENDIAN -dap $_CHIPNAME.dap
47
48 $_TARGETNAME configure -work-area-phys 0x20000000 -work-area-size $_WORKAREASIZE -work-area-backup 0
49
50 set _FLASHNAME $_CHIPNAME.flash
51 flash bank $_FLASHNAME stm32f2x 0 0 0 0 $_TARGETNAME
52
53 # adapter speed should be <= F_CPU/6. F_CPU after reset is 16MHz, so use F_JTAG = 2MHz
54 adapter_khz 2000
55
56 adapter_nsrst_delay 100
57 if {[using_jtag]} {
58  jtag_ntrst_delay 100
59 }
60
61 # Use hardware reset.
62 #
63 # This target is compatible with connect_assert_srst, which may be set in a
64 # board file.
65 reset_config srst_only srst_nogate
66
67 if {![using_hla]} {
68    # if srst is not fitted use SYSRESETREQ to
69    # perform a soft reset
70    cortex_m reset_config sysresetreq
71
72    # Set CSW[27], which according to ARM ADI v5 appendix E1.4 maps to AHB signal
73    # HPROT[3], which according to AMBA AHB/ASB/APB specification chapter 3.7.3
74    # makes the data access cacheable. This allows reading and writing data in the
75    # CPU cache from the debugger, which is far more useful than going straight to
76    # RAM when operating on typical variables, and is generally no worse when
77    # operating on special memory locations.
78    $_CHIPNAME.dap apcsw 0x08000000 0x08000000
79 }
80
81 $_TARGETNAME configure -event examine-end {
82         # DBGMCU_CR |= DBG_STANDBY | DBG_STOP | DBG_SLEEP
83         mmw 0xE0042004 0x00000007 0
84
85         # Stop watchdog counters during halt
86         # DBGMCU_APB1_FZ |= DBG_IWDG_STOP | DBG_WWDG_STOP
87         mmw 0xE0042008 0x00001800 0
88 }
89
90 $_TARGETNAME configure -event trace-config {
91         # Set TRACE_IOEN; TRACE_MODE is set to async; when using sync
92         # change this value accordingly to configure trace pins
93         # assignment
94         mmw 0xE0042004 0x00000020 0
95 }
96
97 $_TARGETNAME configure -event reset-init {
98         # If the HSE was previously enabled and the external clock source
99         # disappeared, RCC_CR.HSERDY can get stuck at 1 and the PLL cannot be
100         # properly switched back to HSI. This situation persists even over a system
101         # reset, including a pin reset via SRST. However, activating the clock
102         # security system will detect the problem and clear HSERDY to 0, which in
103         # turn allows the PLL to switch back to HSI properly. Since we just came
104         # out of reset, HSEON should be 0. If HSERDY is 1, then this situation must
105         # have happened; in that case, activate the clock security system to clear
106         # HSERDY.
107         if {[mrw 0x40023800] & 0x00020000} {
108                 mmw 0x40023800 0x00090000 0 ;# RCC_CR = CSSON | HSEON
109                 sleep 10                    ;# Wait for CSS to fire, if it wants to
110                 mmw 0x40023800 0 0x00090000 ;# RCC_CR &= ~CSSON & ~HSEON
111                 mww 0x4002380C 0x00800000   ;# RCC_CIR = CSSC
112                 sleep 1                     ;# Wait for CSSF to clear
113         }
114
115         # If the clock security system fired, it will pend an NMI. A pending NMI
116         # will cause a bad time for any subsequent executing code, such as a
117         # programming algorithm.
118         if {[mrw 0xE000ED04] & 0x80000000} {
119                 # ICSR.NMIPENDSET reads as 1. Need to clear it. A pending NMI can’t be
120                 # cleared by any normal means (such as ICSR or NVIC). It can only be
121                 # cleared by entering the NMI handler or by resetting the processor.
122                 echo "[target current]: Clock security system generated NMI. Clearing."
123
124                 # Keep the old DEMCR value.
125                 set old [mrw 0xE000EDFC]
126
127                 # Enable vector catch on reset.
128                 mww 0xE000EDFC 0x01000001
129
130                 # Issue local reset via AIRCR.
131                 mww 0xE000ED0C 0x05FA0001
132
133                 # Restore old DEMCR value.
134                 mww 0xE000EDFC $old
135         }
136
137         # Configure PLL to boost clock to HSI x 10 (160 MHz)
138         mww 0x40023804 0x08002808   ;# RCC_PLLCFGR 16 Mhz /10 (M) * 128 (N) /2(P)
139         mww 0x40023C00 0x00000107   ;# FLASH_ACR = PRFTBE | 7(Latency)
140         mmw 0x40023800 0x01000000 0 ;# RCC_CR |= PLLON
141         sleep 10                    ;# Wait for PLL to lock
142         mww 0x40023808 0x00009400   ;# RCC_CFGR_PPRE1 = 5(div 4), PPRE2 = 4(div 2)
143         mmw 0x40023808 0x00000002 0 ;# RCC_CFGR |= RCC_CFGR_SW_PLL
144
145         # Boost SWD frequency
146         # Do not boost JTAG frequency and slow down JTAG memory access or flash write algo
147         # suffers from DAP WAITs
148         if {[using_jtag]} {
149                 [[target current] cget -dap] memaccess 16
150         } {
151                 adapter_khz 8000
152         }
153 }
154
155 $_TARGETNAME configure -event reset-start {
156         # Reduce speed since CPU speed will slow down to 16MHz with the reset
157         adapter_khz 2000
158 }
159