182fb89df498c2f90bd94c6e088ec8dbd052d38f
[openocd.git] / tcl / target / lpc1768.cfg
1 # NXP LPC1768 Cortex-M3 with 512kB Flash and 32kB+32kB Local On-Chip SRAM,
2
3 if { [info exists CHIPNAME] } {
4         set  _CHIPNAME $CHIPNAME
5 } else {
6         set  _CHIPNAME lpc1768
7 }
8
9 # After reset the chip is clocked by the ~4MHz internal RC oscillator.
10 # When board-specific code (reset-init handler or device firmware)
11 # configures another oscillator and/or PLL0, set CCLK to match; if
12 # you don't, then flash erase and write operations may misbehave.
13 # (The ROM code doing those updates cares about core clock speed...)
14 #
15 # CCLK is the core clock frequency in KHz
16 if { [info exists CCLK ] } {
17         set _CCLK $CCLK
18 } else {
19         set _CCLK 4000
20 }
21 if { [info exists CPUTAPID ] } {
22         set _CPUTAPID $CPUTAPID
23 } else {
24         set _CPUTAPID 0x4ba00477
25 }
26
27 #delays on reset lines
28 jtag_nsrst_delay 200
29 jtag_ntrst_delay 200
30
31 # LPC2000 & LPC1700 -> SRST causes TRST
32 reset_config srst_pulls_trst
33
34 jtag newtap $_CHIPNAME cpu -irlen 4 -expected-id $_CPUTAPID
35
36 set _TARGETNAME $_CHIPNAME.cpu
37 target create $_TARGETNAME cortex_m3 -chain-position $_TARGETNAME
38
39 # LPC1768 has 32kB of SRAM In the ARMv7-M "Code" area (at 0x10000000)
40 # and 32K more on AHB, in the ARMv7-M "SRAM" area, (at 0x2007c000).
41 $_TARGETNAME configure -work-area-phys 0x10000000 -work-area-size 0x8000
42
43 # LPC1768 has 512kB of flash memory, managed by ROM code (including a
44 # boot loader which verifies the flash exception table's checksum).
45 set _FLASHNAME $_CHIPNAME.flash
46 flash bank $_FLASHNAME lpc2000 0x0 0x80000 0 0 $_TARGETNAME \
47         lpc1700 $_CCLK calc_checksum
48
49 # JTAG clock should be CCLK/6 (unless using adaptive clocking)
50 # CCLK is 4 MHz after reset, and until board-specific code (like
51 # a reset-init handler) speeds it up.
52 jtag_rclk [ expr 4000 / 6 ]
53 $_TARGETNAME configure -event reset-start { jtag_rclk [ expr 4000 / 6]  }