Code Review / openocd.git / blobdiff
? search:
summary | shortlog | log | commit | commitdiff | review | tree
raw | inline | side by side
target: clarify usage of `coreid`
[openocd.git] / src / target / mips32.h
diff --git a/src/target/mips32.h b/src/target/mips32.h
index 8837da1d08a27b74bb7a5c787d389c5f0b782a27..fc896248b6f3d12e221c2e1ce98e593bfb78a9a9 100644 (file)
--- a/src/target/mips32.h
+++ b/src/target/mips32.h
@@ -13,6 +13,8 @@
 #ifndef OPENOCD_TARGET_MIPS32_H
 #define OPENOCD_TARGET_MIPS32_H
 
+#include <helper/bits.h>
+
 #include "target.h"
 #include "mips32_pracc.h"
 
@@ -44,9 +46,21 @@
 #define MIPS32_CONFIG0_AR_SHIFT 10
 #define MIPS32_CONFIG0_AR_MASK (0x7 << MIPS32_CONFIG0_AR_SHIFT)
 
+#define MIPS32_CONFIG1_FP_SHIFT        0
+#define MIPS32_CONFIG1_FP_MASK BIT(MIPS32_CONFIG1_FP_SHIFT)
+
 #define MIPS32_CONFIG1_DL_SHIFT 10
 #define MIPS32_CONFIG1_DL_MASK (0x7 << MIPS32_CONFIG1_DL_SHIFT)
 
+#define MIPS32_CONFIG3_CDMM_SHIFT      3
+#define MIPS32_CONFIG3_CDMM_MASK       BIT(MIPS32_CONFIG3_CDMM_SHIFT)
+
+#define MIPS32_CONFIG3_DSPP_SHIFT      10
+#define MIPS32_CONFIG3_DSPP_MASK       BIT(MIPS32_CONFIG3_DSPP_SHIFT)
+
+#define MIPS32_CONFIG3_DSPREV_SHIFT    11
+#define MIPS32_CONFIG3_DSPREV_MASK     BIT(MIPS32_CONFIG3_DSPREV_SHIFT)
+
 #define MIPS32_CONFIG3_ISA_SHIFT       14
 #define MIPS32_CONFIG3_ISA_MASK                (3 << MIPS32_CONFIG3_ISA_SHIFT)
 
@@ -55,6 +69,144 @@
 
 #define MIPS32_SCAN_DELAY_LEGACY_MODE 2000000
 
+#define MIPS32_NUM_DSPREGS             9
+
+/* Bit Mask indicating CP0 register supported by this core */
+#define        MIPS_CP0_MK4            0x0001
+#define        MIPS_CP0_MAPTIV_UC      0x0002
+#define        MIPS_CP0_MAPTIV_UP      0x0004
+#define MIPS_CP0_IAPTIV                0x0008
+
+/* CP0 Status register fields */
+#define MIPS32_CP0_STATUS_FR_SHIFT     26
+#define MIPS32_CP0_STATUS_CU1_SHIFT    29
+
+/* CP1 FIR register fields */
+#define MIPS32_CP1_FIR_F64_SHIFT       22
+
+static const struct {
+       unsigned int reg;
+       unsigned int sel;
+       const char *name;
+       const unsigned int core;
+} mips32_cp0_regs[] = {
+       {0, 0, "index", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {0, 1, "mvpcontrol", MIPS_CP0_IAPTIV},
+       {0, 2, "mvpconf0", MIPS_CP0_IAPTIV},
+       {0, 3, "mvpconf1", MIPS_CP0_IAPTIV},
+       {1, 0, "random", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {1, 1, "vpecontrol", MIPS_CP0_IAPTIV},
+       {1, 2, "vpeconf0", MIPS_CP0_IAPTIV},
+       {1, 3, "vpeconf1", MIPS_CP0_IAPTIV},
+       {1, 4, "yqmask", MIPS_CP0_IAPTIV},
+       {1, 5, "vpeschedule", MIPS_CP0_IAPTIV},
+       {1, 6, "vpeschefback", MIPS_CP0_IAPTIV},
+       {1, 7, "vpeopt", MIPS_CP0_IAPTIV},
+       {2, 0, "entrylo0", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {2, 1, "tcstatus", MIPS_CP0_IAPTIV},
+       {2, 2, "tcbind", MIPS_CP0_IAPTIV},
+       {2, 3, "tcrestart", MIPS_CP0_IAPTIV},
+       {2, 4, "tchalt", MIPS_CP0_IAPTIV},
+       {2, 5, "tccontext", MIPS_CP0_IAPTIV},
+       {2, 6, "tcschedule", MIPS_CP0_IAPTIV},
+       {2, 7, "tcschefback", MIPS_CP0_IAPTIV},
+       {3, 0, "entrylo1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {3, 7, "tcopt", MIPS_CP0_IAPTIV},
+       {4, 0, "context", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {4, 2, "userlocal", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {5, 0, "pagemask", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {5, 1, "pagegrain", MIPS_CP0_MAPTIV_UP},
+       {5, 2, "segctl0", MIPS_CP0_IAPTIV},
+       {5, 3, "segctl1", MIPS_CP0_IAPTIV},
+       {5, 4, "segctl2", MIPS_CP0_IAPTIV},
+       {6, 0, "wired", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {6, 1, "srsconf0", MIPS_CP0_IAPTIV},
+       {6, 2, "srsconf1", MIPS_CP0_IAPTIV},
+       {6, 3, "srsconf2", MIPS_CP0_IAPTIV},
+       {6, 4, "srsconf3", MIPS_CP0_IAPTIV},
+       {6, 5, "srsconf4", MIPS_CP0_IAPTIV},
+       {7, 0, "hwrena", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {8, 0, "badvaddr", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {8, 1, "badinstr", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP},
+       {8, 2, "badinstrp", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP},
+       {9, 0, "count", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {10, 0, "entryhi", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP},
+       {10, 4, "guestctl1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MK4},
+       {10, 5, "guestctl2", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MK4},
+       {10, 6, "guestctl3", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MK4},
+       {11, 0, "compare", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {11, 4, "guestctl0ext", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MK4},
+       {12, 0, "status", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {12, 1, "intctl", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {12, 2, "srsctl", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {12, 3, "srsmap", MIPS_CP0_IAPTIV},
+       {12, 3, "srsmap1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP},
+       {12, 4, "view_ipl", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {12, 5, "srsmap2", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP},
+       {12, 6, "guestctl0", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MK4},
+       {12, 7, "gtoffset", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MK4},
+       {13, 0, "cause", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {13, 5, "nestedexc", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {14, 0, "epc", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {14, 2, "nestedepc", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {15, 0, "prid", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {15, 1, "ebase", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {15, 2, "cdmmbase", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {15, 3, "cmgcrbase", MIPS_CP0_IAPTIV},
+       {16, 0, "config", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {16, 1, "config1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {16, 2, "config2", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {16, 3, "config3", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {16, 4, "config4", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {16, 5, "config5", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {16, 7, "config7", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {17, 0, "lladdr", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {18, 0, "watchlo0", MIPS_CP0_IAPTIV},
+       {18, 1, "watchlo1", MIPS_CP0_IAPTIV},
+       {18, 2, "watchlo2", MIPS_CP0_IAPTIV},
+       {18, 3, "watchlo3", MIPS_CP0_IAPTIV},
+       {19, 0, "watchhi0", MIPS_CP0_IAPTIV},
+       {19, 1, "watchhi1", MIPS_CP0_IAPTIV},
+       {19, 2, "watchhi2", MIPS_CP0_IAPTIV},
+       {19, 3, "watchhi3", MIPS_CP0_IAPTIV},
+       {23, 0, "debug", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {23, 1, "tracecontrol", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {23, 2, "tracecontrol2", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {23, 3, "usertracedata1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {23, 4, "tracebpc", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {23, 4, "traceibpc", MIPS_CP0_IAPTIV},
+       {23, 5, "tracedbpc", MIPS_CP0_IAPTIV},
+       {24, 0, "depc", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {24, 2, "tracecontrol3", MIPS_CP0_IAPTIV},
+       {24, 3, "usertracedata2", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {25, 0, "perfctl0", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {25, 1, "perfcnt0", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {25, 2, "perfctl1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {25, 3, "perfcnt1", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {26, 0, "errctl", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {27, 0, "cacheerr", MIPS_CP0_IAPTIV},
+       {28, 0, "itaglo", MIPS_CP0_IAPTIV},
+       {28, 0, "taglo", MIPS_CP0_IAPTIV},
+       {28, 1, "idatalo", MIPS_CP0_IAPTIV},
+       {28, 1, "datalo", MIPS_CP0_IAPTIV},
+       {28, 2, "dtaglo", MIPS_CP0_IAPTIV},
+       {28, 3, "ddatalo", MIPS_CP0_IAPTIV},
+       {28, 4, "l23taglo", MIPS_CP0_IAPTIV},
+       {28, 5, "l23datalo", MIPS_CP0_IAPTIV},
+       {29, 1, "idatahi", MIPS_CP0_IAPTIV},
+       {29, 2, "dtaghi", MIPS_CP0_IAPTIV},
+       {29, 5, "l23datahi", MIPS_CP0_IAPTIV},
+       {30, 0, "errorepc", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {31, 0, "desave", MIPS_CP0_IAPTIV | MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP | MIPS_CP0_MK4},
+       {31, 2, "kscratch1", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP},
+       {31, 3, "kscratch2", MIPS_CP0_MAPTIV_UC | MIPS_CP0_MAPTIV_UP},
+};
+
+#define MIPS32NUMCP0REGS ((int)ARRAY_SIZE(mips32_cp0_regs))
+
+/* Insert extra NOPs after the DRET instruction on exit from debug. */
+#define        EJTAG_QUIRK_PAD_DRET            BIT(0)
+
 /* offsets into mips32 core register cache */
 enum {
        MIPS32_PC = 37,
@@ -62,6 +214,30 @@ enum {
        MIPS32NUMCOREREGS
 };
 
+/* offsets into mips32 core register cache */
+
+#define MIPS32_REG_GP_COUNT                    34
+#define MIPS32_REG_FP_COUNT                    32
+#define MIPS32_REG_FPC_COUNT                   2
+#define MIPS32_REG_C0_COUNT                    5
+
+#define MIPS32_REGLIST_GP_INDEX                        0
+#define MIPS32_REGLIST_FP_INDEX                        (MIPS32_REGLIST_GP_INDEX + MIPS32_REG_GP_COUNT)
+#define MIPS32_REGLIST_FPC_INDEX               (MIPS32_REGLIST_FP_INDEX + MIPS32_REG_FP_COUNT)
+#define MIPS32_REGLIST_C0_INDEX                        (MIPS32_REGLIST_FPC_INDEX + MIPS32_REG_FPC_COUNT)
+
+#define MIPS32_REGLIST_C0_STATUS_INDEX         (MIPS32_REGLIST_C0_INDEX + 0)
+#define MIPS32_REGLIST_C0_BADVADDR_INDEX       (MIPS32_REGLIST_C0_INDEX + 1)
+#define MIPS32_REGLIST_C0_CAUSE_INDEX          (MIPS32_REGLIST_C0_INDEX + 2)
+#define MIPS32_REGLIST_C0_PC_INDEX             (MIPS32_REGLIST_C0_INDEX + 3)
+#define MIPS32_REGLIST_C0_GUESTCTL1_INDEX      (MIPS32_REGLIST_C0_INDEX + 4)
+
+#define MIPS32_REG_C0_STATUS_INDEX             0
+#define MIPS32_REG_C0_BADVADDR_INDEX           1
+#define MIPS32_REG_C0_CAUSE_INDEX              2
+#define MIPS32_REG_C0_PC_INDEX                 3
+#define MIPS32_REG_C0_GUESTCTL1_INDEX          4
+
 enum mips32_isa_mode {
        MIPS32_ISA_MIPS32 = 0,
        MIPS32_ISA_MIPS16E = 1,
@@ -75,21 +251,72 @@ enum mips32_isa_imp {
        MIPS32_MMIPS32 = 3,
 };
 
+/* Release 2~5 does not have much change regarding to the ISA under User mode,
+* therefore no new Architecture Revision(AR) level is assigned to them.
+* Release 6 changed some instruction's encoding/mnemonic, removed instructions that
+* has lost its purposes/none are using, and added some new instructions as well.
+*/
+enum mips32_isa_rel {
+       MIPS32_RELEASE_1 = 0,
+       MIPS32_RELEASE_2 = 1,
+       MIPS32_RELEASE_6 = 2,
+       MIPS32_RELEASE_UNKNOWN,
+};
+
+enum mips32_fp_imp {
+       MIPS32_FP_IMP_NONE = 0,
+       MIPS32_FP_IMP_32 = 1,
+       MIPS32_FP_IMP_64 = 2,
+       MIPS32_FP_IMP_UNKNOWN = 3,
+};
+
+enum mips32_dsp_imp {
+       MIPS32_DSP_IMP_NONE = 0,
+       MIPS32_DSP_IMP_REV1 = 1,
+       MIPS32_DSP_IMP_REV2 = 2,
+};
+
 struct mips32_comparator {
        int used;
        uint32_t bp_value;
        uint32_t reg_address;
 };
 
+struct mips32_core_regs {
+       uint32_t gpr[MIPS32_REG_GP_COUNT];
+       uint64_t fpr[MIPS32_REG_FP_COUNT];
+       uint32_t fpcr[MIPS32_REG_FPC_COUNT];
+       uint32_t cp0[MIPS32_REG_C0_COUNT];
+};
+
 struct mips32_common {
        unsigned int common_magic;
 
        void *arch_info;
        struct reg_cache *core_cache;
        struct mips_ejtag ejtag_info;
-       uint32_t core_regs[MIPS32NUMCOREREGS];
+
+       struct mips32_core_regs core_regs;
+
        enum mips32_isa_mode isa_mode;
        enum mips32_isa_imp isa_imp;
+       enum mips32_isa_rel isa_rel;
+       enum mips32_fp_imp fp_imp;
+       enum mips32_dsp_imp dsp_imp;
+
+       int fdc;
+       int semihosting;
+       uint32_t cp0_mask;
+
+       /* FPU enabled (cp0.status.cu1) */
+       bool fpu_enabled;
+       /* FPU mode (cp0.status.fr) */
+       bool fpu_in_64bit;
+
+       /* processor identification register */
+       uint32_t prid;
+       /* CPU specific quirks */
+       uint32_t cpu_quirks;
 
        /* working area for fastdata access */
        struct working_area *fast_data_area;
@@ -153,7 +380,8 @@ struct mips32_algorithm {
 #define MIPS32_OP_XORI 0x0Eu
 #define MIPS32_OP_XOR  0x26u
 #define MIPS32_OP_SLTU 0x2Bu
-#define MIPS32_OP_SRL  0x03u
+#define MIPS32_OP_SRL  0x02u
+#define MIPS32_OP_SRA  0x03u
 #define MIPS32_OP_SYNCI        0x1Fu
 #define MIPS32_OP_SLL  0x00u
 #define MIPS32_OP_SLTI 0x0Au
@@ -212,7 +440,8 @@ struct mips32_algorithm {
 #define MIPS32_ISA_SLL(dst, src, sa)           MIPS32_R_INST(MIPS32_OP_SPECIAL, 0, src, dst, sa, MIPS32_OP_SLL)
 #define MIPS32_ISA_SLTI(tar, src, val)         MIPS32_I_INST(MIPS32_OP_SLTI, src, tar, val)
 #define MIPS32_ISA_SLTU(dst, src, tar)         MIPS32_R_INST(MIPS32_OP_SPECIAL, src, tar, dst, 0, MIPS32_OP_SLTU)
-#define MIPS32_ISA_SRL(reg, src, off)          MIPS32_R_INST(0, 0, src, reg, off, MIPS32_OP_SRL)
+#define MIPS32_ISA_SRA(reg, src, off)          MIPS32_R_INST(MIPS32_OP_SPECIAL, 0, src, reg, off, MIPS32_OP_SRA)
+#define MIPS32_ISA_SRL(reg, src, off)          MIPS32_R_INST(MIPS32_OP_SPECIAL, 0, src, reg, off, MIPS32_OP_SRL)
 #define MIPS32_ISA_SYNC                                0xFu
 #define MIPS32_ISA_SYNCI(off, base)            MIPS32_I_INST(MIPS32_OP_REGIMM, base, MIPS32_OP_SYNCI, off)
 
@@ -384,6 +613,173 @@ struct mips32_algorithm {
 
 #define MIPS16_SDBBP(isa)                      (isa ? MMIPS16_SDBBP : MIPS16_ISA_SDBBP)
 
+/*
+ * MIPS32 Config1 Register (CP0 Register 16, Select 1)
+ */
+#define MIPS32_CFG1_M                  0x80000000              /* Config2 implemented */
+#define MIPS32_CFG1_MMUSMASK           0x7e000000              /* mmu size - 1 */
+#define MIPS32_CFG1_MMUSSHIFT          25
+#define MIPS32_CFG1_ISMASK             0x01c00000              /* icache lines 64<<n */
+#define MIPS32_CFG1_ISSHIFT            22
+#define MIPS32_CFG1_ILMASK             0x00380000              /* icache line size 2<<n */
+#define MIPS32_CFG1_ILSHIFT            19
+#define MIPS32_CFG1_IAMASK             0x00070000              /* icache ways - 1 */
+#define MIPS32_CFG1_IASHIFT            16
+#define MIPS32_CFG1_DSMASK             0x0000e000              /* dcache lines 64<<n */
+#define MIPS32_CFG1_DSSHIFT            13
+#define MIPS32_CFG1_DLMASK             0x00001c00              /* dcache line size 2<<n */
+#define MIPS32_CFG1_DLSHIFT            10
+#define MIPS32_CFG1_DAMASK             0x00000380              /* dcache ways - 1 */
+#define MIPS32_CFG1_DASHIFT            7
+#define MIPS32_CFG1_C2                 0x00000040              /* Coprocessor 2 present */
+#define MIPS32_CFG1_MD                 0x00000020              /* MDMX implemented */
+#define MIPS32_CFG1_PC                 0x00000010              /* performance counters implemented */
+#define MIPS32_CFG1_WR                 0x00000008              /* watch registers implemented */
+#define MIPS32_CFG1_CA                 0x00000004              /* compression (mips16) implemented */
+#define MIPS32_CFG1_EP                 0x00000002              /* ejtag implemented */
+#define MIPS32_CFG1_FP                 0x00000001              /* fpu implemented */
+
+/*
+ * MIPS32 Coprocessor 0 register numbers
+ */
+#define MIPS32_C0_INDEX                        0
+#define MIPS32_C0_INX                  0
+#define MIPS32_C0_RANDOM               1
+#define MIPS32_C0_RAND                 1
+#define MIPS32_C0_ENTRYLO0             2
+#define MIPS32_C0_TLBLO0               2
+#define MIPS32_C0_ENTRYLO1             3
+#define MIPS32_C0_TLBLO1               3
+#define MIPS32_C0_CONTEXT              4
+#define MIPS32_C0_CTXT                 4
+#define MIPS32_C0_PAGEMASK             5
+#define MIPS32_C0_PAGEGRAIN            (5, 1)
+#define MIPS32_C0_WIRED                        6
+#define MIPS32_C0_HWRENA               7
+#define MIPS32_C0_BADVADDR             8
+#define MIPS32_C0_VADDR                        8
+#define MIPS32_C0_COUNT                        9
+#define MIPS32_C0_ENTRYHI              10
+#define MIPS32_C0_TLBHI                        10
+#define MIPS32_C0_GUESTCTL1            10
+#define MIPS32_C0_COMPARE              11
+#define MIPS32_C0_STATUS               12
+#define MIPS32_C0_SR                   12
+#define MIPS32_C0_INTCTL               (12, 1)
+#define MIPS32_C0_SRSCTL               (12, 2)
+#define MIPS32_C0_SRSMAP               (12, 3)
+#define MIPS32_C0_CAUSE                        13
+#define MIPS32_C0_CR                   13
+#define MIPS32_C0_EPC                  14
+#define MIPS32_C0_PRID                 15
+#define MIPS32_C0_EBASE                        (15, 1)
+#define MIPS32_C0_CONFIG               16
+#define MIPS32_C0_CONFIG0              (16, 0)
+#define MIPS32_C0_CONFIG1              (16, 1)
+#define MIPS32_C0_CONFIG2              (16, 2)
+#define MIPS32_C0_CONFIG3              (16, 3)
+#define MIPS32_C0_LLADDR               17
+#define MIPS32_C0_WATCHLO              18
+#define MIPS32_C0_WATCHHI              19
+#define MIPS32_C0_DEBUG                        23
+#define MIPS32_C0_DEPC                 24
+#define MIPS32_C0_PERFCNT              25
+#define MIPS32_C0_ERRCTL               26
+#define MIPS32_C0_CACHEERR             27
+#define MIPS32_C0_TAGLO                        28
+#define MIPS32_C0_ITAGLO               28
+#define MIPS32_C0_DTAGLO               (28, 2)
+#define MIPS32_C0_TAGLO2               (28, 4)
+#define MIPS32_C0_DATALO               (28, 1)
+#define MIPS32_C0_IDATALO              (28, 1)
+#define MIPS32_C0_DDATALO              (28, 3)
+#define MIPS32_C0_DATALO2              (28, 5)
+#define MIPS32_C0_TAGHI                        29
+#define MIPS32_C0_ITAGHI               29
+#define MIPS32_C0_DATAHI               (29, 1)
+#define MIPS32_C0_ERRPC                        30
+#define MIPS32_C0_DESAVE               31
+
+/*
+ * MIPS32 MMU types
+ */
+#define MIPS32_MMU_TLB                 1
+#define MIPS32_MMU_BAT                 2
+#define MIPS32_MMU_FIXED               3
+#define MIPS32_MMU_DUAL_VTLB_FTLB      4
+
+enum mips32_cpu_vendor {
+       MIPS32_CPU_VENDOR_MTI,
+       MIPS32_CPU_VENDOR_ALCHEMY,
+       MIPS32_CPU_VENDOR_BROADCOM,
+       MIPS32_CPU_VENDOR_ALTERA,
+       MIPS32_CPU_VENDOR_LEXRA,
+};
+
+enum mips32_isa_supported {
+       MIPS16,
+       MIPS32,
+       MIPS64,
+       MICROMIPS_ONLY,
+       MIPS32_AT_RESET_AND_MICROMIPS,
+       MICROMIPS_AT_RESET_AND_MIPS32,
+};
+
+struct mips32_cpu_features {
+       /* Type of CPU  (4Kc, 24Kf, etc.) */
+       uint32_t cpu_core;
+
+       /* Internal representation of cpu type */
+       uint32_t cpu_type;
+
+       /* Processor vendor */
+       enum mips32_cpu_vendor vendor;
+
+       /* Supported ISA and boot config */
+       enum mips32_isa_supported isa;
+
+       /* PRID */
+       uint32_t prid;
+
+       /* Processor implemented the MultiThreading ASE */
+       bool mtase;
+
+       /* Processor implemented the DSP ASE */
+       bool dspase;
+
+       /* Processor implemented the SmartMIPS ASE */
+       bool smase;
+
+       /* Processor implemented the MIPS16[e] ASE */
+       bool m16ase;
+
+       /* Processor implemented the microMIPS ASE */
+       bool micromipsase;
+
+       /* Processor implemented the Virtualization ASE */
+       uint32_t vzase;
+
+       uint32_t vz_guest_id_width;
+
+       /* ebase.cpuid number */
+       uint32_t cpuid;
+
+       uint32_t inst_cache_size;
+       uint32_t data_cache_size;
+       uint32_t mmu_type;
+       uint32_t tlb_entries;
+       uint32_t num_shadow_regs;
+
+       /* Processor implemented the MSA module */
+       bool msa;
+
+       /* Processor implemented mfhc0 and mthc0 instructions */
+       bool mvh;
+
+       bool guest_ctl1_present;
+       bool cdmm;
+};
+
 extern const struct command_registration mips32_command_handlers[];
 
 int mips32_arch_state(struct target *target);
@@ -400,7 +796,7 @@ int mips32_run_algorithm(struct target *target,
                int num_mem_params, struct mem_param *mem_params,
                int num_reg_params, struct reg_param *reg_params,
                target_addr_t entry_point, target_addr_t exit_point,
-               int timeout_ms, void *arch_info);
+               unsigned int timeout_ms, void *arch_info);
 
 int mips32_configure_break_unit(struct target *target);
 
@@ -408,6 +804,8 @@ int mips32_enable_interrupts(struct target *target, int enable);
 
 int mips32_examine(struct target *target);
 
+int mips32_cpu_probe(struct target *target);
+
 int mips32_read_config_regs(struct target *target);
 
 int mips32_register_commands(struct command_context *cmd_ctx);
Open On-Chip Debugger

Linking to existing account procedure

If you already have an account and want to add another login method you MUST first sign in with your existing account and then change URL to read https://review.openocd.org/login/?link to get to this page again but this time it'll work for linking. Thank you.

SSH host keys fingerprints

1024 SHA256:YKx8b7u5ZWdcbp7/4AeXNaqElP49m6QrwfXaqQGJAOk gerrit-code-review@openocd.zylin.com (DSA)
384 SHA256:jHIbSQa4REvwCFG4cq5LBlBLxmxSqelQPem/EXIrxjk gerrit-code-review@openocd.org (ECDSA)
521 SHA256:UAOPYkU9Fjtcao0Ul/Rrlnj/OsQvt+pgdYSZ4jOYdgs gerrit-code-review@openocd.org (ECDSA)
256 SHA256:A13M5QlnozFOvTllybRZH6vm7iSt0XLxbA48yfc2yfY gerrit-code-review@openocd.org (ECDSA)
256 SHA256:spYMBqEYoAOtK7yZBrcwE8ZpYt6b68Cfh9yEVetvbXg gerrit-code-review@openocd.org (ED25519)
+--[ED25519 256]--+
|=..              |
|+o..   .         |
|*.o   . .        |
|+B . . .         |
|Bo. = o S        |
|Oo.+ + =         |
|oB=.* = . o      |
| =+=.+   + E     |
|. .=o   . o      |
+----[SHA256]-----+
2048 SHA256:0Onrb7/PHjpo6iVZ7xQX2riKN83FJ3KGU0TvI0TaFG4 gerrit-code-review@openocd.zylin.com (RSA)