int rc = ERROR_OK, tile;
switch (reg) {
- case MEM_AP_REG_CSW:
+ case ADIV5_MEM_AP_REG_CSW:
*data = ap_csw;
break;
- case MEM_AP_REG_CFG:
+ case ADIV5_MEM_AP_REG_CFG:
*data = 0;
break;
- case MEM_AP_REG_BASE:
+ case ADIV5_MEM_AP_REG_BASE:
*data = RSH_CS_ROM_BASE;
break;
- case AP_REG_IDR:
+ case ADIV5_AP_REG_IDR:
if (ap->ap_num == 0)
*data = APB_AP_IDR;
else
*data = 0;
break;
- case MEM_AP_REG_BD0:
- case MEM_AP_REG_BD1:
- case MEM_AP_REG_BD2:
- case MEM_AP_REG_BD3:
+ case ADIV5_MEM_AP_REG_BD0:
+ case ADIV5_MEM_AP_REG_BD1:
+ case ADIV5_MEM_AP_REG_BD2:
+ case ADIV5_MEM_AP_REG_BD3:
addr = (ap_tar & ~0xf) + (reg & 0x0C);
ap_addr_2_tile(&tile, &addr);
rc = coresight_read(tile, addr, data);
break;
- case MEM_AP_REG_DRW:
+ case ADIV5_MEM_AP_REG_DRW:
addr = (ap_tar & ~0x3) + ap_tar_inc;
ap_addr_2_tile(&tile, &addr);
rc = coresight_read(tile, addr, data);
}
switch (reg) {
- case MEM_AP_REG_CSW:
+ case ADIV5_MEM_AP_REG_CSW:
ap_csw = data;
break;
- case MEM_AP_REG_TAR:
+ case ADIV5_MEM_AP_REG_TAR:
ap_tar = data;
ap_tar_inc = 0;
break;
- case MEM_AP_REG_BD0:
- case MEM_AP_REG_BD1:
- case MEM_AP_REG_BD2:
- case MEM_AP_REG_BD3:
+ case ADIV5_MEM_AP_REG_BD0:
+ case ADIV5_MEM_AP_REG_BD1:
+ case ADIV5_MEM_AP_REG_BD2:
+ case ADIV5_MEM_AP_REG_BD3:
addr = (ap_tar & ~0xf) + (reg & 0x0C);
ap_addr_2_tile(&tile, &addr);
rc = coresight_write(tile, addr, data);
break;
- case MEM_AP_REG_DRW:
+ case ADIV5_MEM_AP_REG_DRW:
ap_drw = data;
addr = (ap_tar & ~0x3) + ap_tar_inc;
ap_addr_2_tile(&tile, &addr);