target/stm32: make APCSW cacheable 74/4674/2
authorChristopher Head <chead@zaber.com>
Fri, 14 Sep 2018 22:27:34 +0000 (15:27 -0700)
committerTomas Vanek <vanekt@fbl.cz>
Thu, 27 Sep 2018 15:12:44 +0000 (16:12 +0100)
Change-Id: I7c5c9720ded329848647f17db95f845e46c01c19
Signed-off-by: Christopher Head <chead@zaber.com>
Reviewed-on: http://openocd.zylin.com/4674
Tested-by: jenkins
Reviewed-by: Tomas Vanek <vanekt@fbl.cz>
tcl/target/stm32f7x.cfg
tcl/target/stm32h7x.cfg

index 562de30..e06a345 100755 (executable)
@@ -145,3 +145,11 @@ $_TARGETNAME configure -event reset-start {
        # Reduce speed since CPU speed will slow down to 16MHz with the reset
        adapter_khz 2000
 }
+
+# Set CSW[27], which according to ARM ADI v5 appendix E1.4 maps to AHB signal
+# HPROT[3], which according to AMBA AHB/ASB/APB specification chapter 3.7.3
+# makes the data access cacheable. This allows reading and writing data in the
+# CPU cache from the debugger, which is far more useful than going straight to
+# RAM when operating on typical variables, and is generally no worse when
+# operating on special memory locations.
+$_CHIPNAME.dap apcsw 0x08000000 0x08000000
index 10477a5..e2ea8a8 100644 (file)
@@ -92,3 +92,11 @@ $_TARGETNAME configure -event reset-init {
        # Clock after reset is HSI at 64 MHz, no need of PLL
        adapter_khz 4000
 }
+
+# Set CSW[27], which according to ARM ADI v5 appendix E1.4 maps to AHB signal
+# HPROT[3], which according to AMBA AHB/ASB/APB specification chapter 3.7.3
+# makes the data access cacheable. This allows reading and writing data in the
+# CPU cache from the debugger, which is far more useful than going straight to
+# RAM when operating on typical variables, and is generally no worse when
+# operating on special memory locations.
+$_CHIPNAME.dap apcsw 0x08000000 0x08000000