b0468e21e13c781a76029e8cc8154b8d59dc785f
[openocd.git] / tcl / target / stm32f7x.cfg
1 # script for stm32f7x family
2
3 #
4 # stm32f7 devices support both JTAG and SWD transports.
5 #
6 source [find target/swj-dp.tcl]
7 source [find mem_helper.tcl]
8
9 if { [info exists CHIPNAME] } {
10    set _CHIPNAME $CHIPNAME
11 } else {
12    set _CHIPNAME stm32f7x
13 }
14
15    set _ENDIAN little
16
17 # Work-area is a space in RAM used for flash programming
18 # By default use 128kB
19 if { [info exists WORKAREASIZE] } {
20    set _WORKAREASIZE $WORKAREASIZE
21 } else {
22    set _WORKAREASIZE 0x20000
23 }
24
25 #jtag scan chain
26 if { [info exists CPUTAPID] } {
27    set _CPUTAPID $CPUTAPID
28 } else {
29    if { [using_jtag] } {
30       # See STM Document RM0385
31       # Section 40.6.3 - corresponds to Cortex-M7 with FPU r0p0
32       set _CPUTAPID 0x5ba00477
33    } {
34       set _CPUTAPID 0x5ba02477
35    }
36 }
37
38 swj_newdap $_CHIPNAME cpu -irlen 4 -ircapture 0x1 -irmask 0xf -expected-id $_CPUTAPID
39 dap create $_CHIPNAME.dap -chain-position $_CHIPNAME.cpu
40
41 if {[using_jtag]} {
42    jtag newtap $_CHIPNAME bs -irlen 5
43 }
44
45 set _TARGETNAME $_CHIPNAME.cpu
46 target create $_TARGETNAME cortex_m -endian $_ENDIAN -dap $_CHIPNAME.dap
47
48 $_TARGETNAME configure -work-area-phys 0x20000000 -work-area-size $_WORKAREASIZE -work-area-backup 0
49
50 set _FLASHNAME $_CHIPNAME.flash
51 flash bank $_FLASHNAME stm32f2x 0 0 0 0 $_TARGETNAME
52
53 # adapter speed should be <= F_CPU/6. F_CPU after reset is 16MHz, so use F_JTAG = 2MHz
54 adapter_khz 2000
55
56 adapter_nsrst_delay 100
57 if {[using_jtag]} {
58  jtag_ntrst_delay 100
59 }
60
61 # use hardware reset, connect under reset
62 reset_config srst_only srst_nogate
63
64 if {![using_hla]} {
65    # if srst is not fitted use SYSRESETREQ to
66    # perform a soft reset
67    cortex_m reset_config sysresetreq
68
69    # Set CSW[27], which according to ARM ADI v5 appendix E1.4 maps to AHB signal
70    # HPROT[3], which according to AMBA AHB/ASB/APB specification chapter 3.7.3
71    # makes the data access cacheable. This allows reading and writing data in the
72    # CPU cache from the debugger, which is far more useful than going straight to
73    # RAM when operating on typical variables, and is generally no worse when
74    # operating on special memory locations.
75    $_CHIPNAME.dap apcsw 0x08000000 0x08000000
76 }
77
78 $_TARGETNAME configure -event examine-end {
79         # DBGMCU_CR |= DBG_STANDBY | DBG_STOP | DBG_SLEEP
80         mmw 0xE0042004 0x00000007 0
81
82         # Stop watchdog counters during halt
83         # DBGMCU_APB1_FZ |= DBG_IWDG_STOP | DBG_WWDG_STOP
84         mmw 0xE0042008 0x00001800 0
85 }
86
87 $_TARGETNAME configure -event trace-config {
88         # Set TRACE_IOEN; TRACE_MODE is set to async; when using sync
89         # change this value accordingly to configure trace pins
90         # assignment
91         mmw 0xE0042004 0x00000020 0
92 }
93
94 $_TARGETNAME configure -event reset-init {
95         # If the HSE was previously enabled and the external clock source
96         # disappeared, RCC_CR.HSERDY can get stuck at 1 and the PLL cannot be
97         # properly switched back to HSI. This situation persists even over a system
98         # reset, including a pin reset via SRST. However, activating the clock
99         # security system will detect the problem and clear HSERDY to 0, which in
100         # turn allows the PLL to switch back to HSI properly. Since we just came
101         # out of reset, HSEON should be 0. If HSERDY is 1, then this situation must
102         # have happened; in that case, activate the clock security system to clear
103         # HSERDY.
104         if {[mrw 0x40023800] & 0x00020000} {
105                 mmw 0x40023800 0x00090000 0 ;# RCC_CR = CSSON | HSEON
106                 sleep 10                    ;# Wait for CSS to fire, if it wants to
107                 mmw 0x40023800 0 0x00090000 ;# RCC_CR &= ~CSSON & ~HSEON
108                 mww 0x4002380C 0x00800000   ;# RCC_CIR = CSSC
109                 sleep 1                     ;# Wait for CSSF to clear
110         }
111
112         # If the clock security system fired, it will pend an NMI. A pending NMI
113         # will cause a bad time for any subsequent executing code, such as a
114         # programming algorithm.
115         if {[mrw 0xE000ED04] & 0x80000000} {
116                 # ICSR.NMIPENDSET reads as 1. Need to clear it. A pending NMI can’t be
117                 # cleared by any normal means (such as ICSR or NVIC). It can only be
118                 # cleared by entering the NMI handler or by resetting the processor.
119                 echo "[target current]: Clock security system generated NMI. Clearing."
120
121                 # Keep the old DEMCR value.
122                 set old [mrw 0xE000EDFC]
123
124                 # Enable vector catch on reset.
125                 mww 0xE000EDFC 0x01000001
126
127                 # Issue local reset via AIRCR.
128                 mww 0xE000ED0C 0x05FA0001
129
130                 # Restore old DEMCR value.
131                 mww 0xE000EDFC $old
132         }
133
134         # Configure PLL to boost clock to HSI x 10 (160 MHz)
135         mww 0x40023804 0x08002808   ;# RCC_PLLCFGR 16 Mhz /10 (M) * 128 (N) /2(P)
136         mww 0x40023C00 0x00000107   ;# FLASH_ACR = PRFTBE | 7(Latency)
137         mmw 0x40023800 0x01000000 0 ;# RCC_CR |= PLLON
138         sleep 10                    ;# Wait for PLL to lock
139         mww 0x40023808 0x00009400   ;# RCC_CFGR_PPRE1 = 5(div 4), PPRE2 = 4(div 2)
140         mmw 0x40023808 0x00000002 0 ;# RCC_CFGR |= RCC_CFGR_SW_PLL
141
142         # Boost SWD frequency
143         # Do not boost JTAG frequency and slow down JTAG memory access or flash write algo
144         # suffers from DAP WAITs
145         if {[using_jtag]} {
146                 [[target current] cget -dap] memaccess 16
147         } {
148                 adapter_khz 8000
149         }
150 }
151
152 $_TARGETNAME configure -event reset-start {
153         # Reduce speed since CPU speed will slow down to 16MHz with the reset
154         adapter_khz 2000
155 }
156