c81971f93e615b05ed73e4401f32122e709be20c
[openocd.git] / tcl / target / lpc17xx.cfg
1 # Main file for NXP LPC17xx Cortex-M3
2 #
3 # !!!!!!
4 #
5 # This file should not be included directly, rather
6 # by the lpc1751.cfg, lpc1752.cfg, etc. which set the
7 # needed variables to the appropriate values.
8 #
9 # !!!!!!
10
11 # LPC17xx chips support both JTAG and SWD transports.
12 # Adapt based on what transport is active.
13 source [find target/swj-dp.tcl]
14
15 if { [info exists CHIPNAME] } {
16         set _CHIPNAME $CHIPNAME
17 } else {
18         error "_CHIPNAME not set. Please do not include lpc17xx.cfg directly, but the specific chip configuration file (lpc1751.cfg, lpc1764.cfg, etc)."
19 }
20
21 # After reset the chip is clocked by the ~4MHz internal RC oscillator.
22 # When board-specific code (reset-init handler or device firmware)
23 # configures another oscillator and/or PLL0, set CCLK to match; if
24 # you don't, then flash erase and write operations may misbehave.
25 # (The ROM code doing those updates cares about core clock speed...)
26 #
27 # CCLK is the core clock frequency in KHz
28 if { [info exists CCLK] } {
29         set _CCLK $CCLK
30 } else {
31         set _CCLK 4000
32 }
33
34 if { [info exists CPUTAPID] } {
35         set _CPUTAPID $CPUTAPID
36 } else {
37         error "_CPUTAPID not set. Please do not include lpc17xx.cfg directly, but the specific chip configuration file (lpc1751.cfg, lpc1764.cfg, etc)."
38 }
39
40 if { [info exists CPURAMSIZE] } {
41   set _CPURAMSIZE $CPURAMSIZE
42 } else {
43         error "_CPURAMSIZE not set. Please do not include lpc17xx.cfg directly, but the specific chip configuration file (lpc1751.cfg, lpc1764.cfg, etc)."
44 }
45
46 if { [info exists CPUROMSIZE] } {
47   set _CPUROMSIZE $CPUROMSIZE
48 } else {
49         error "_CPUROMSIZE not set. Please do not include lpc17xx.cfg directly, but the specific chip configuration file (lpc1751.cfg, lpc1764.cfg, etc)."
50 }
51
52 #jtag newtap $_CHIPNAME cpu -irlen 4 -expected-id $_CPUTAPID
53 swj_newdap $_CHIPNAME cpu -irlen 4 -expected-id $_CPUTAPID
54
55 set _TARGETNAME $_CHIPNAME.cpu
56 target create $_TARGETNAME cortex_m -chain-position $_TARGETNAME
57
58 # The LPC17xx devices have 8/16/32kB of SRAM In the ARMv7-M "Code" area (at 0x10000000)
59 $_TARGETNAME configure -work-area-phys 0x10000000 -work-area-size $_CPURAMSIZE
60
61 # The LPC17xx devies have 32/64/128/256/512kB of flash memory, managed by ROM code
62 # (including a boot loader which verifies the flash exception table's checksum).
63 # flash bank <name> lpc2000 <base> <size> 0 0 <target#> <variant> <clock> [calc checksum]
64 set _FLASHNAME $_CHIPNAME.flash
65 flash bank $_FLASHNAME lpc2000 0x0 $_CPUROMSIZE 0 0 $_TARGETNAME \
66         lpc1700 $_CCLK calc_checksum
67
68 # Run with *real slow* clock by default since the
69 # boot rom could have been playing with the PLL, so
70 # we have no idea what clock the target is running at.
71 adapter_khz 10
72
73 # delays on reset lines
74 adapter_nsrst_delay 200
75 if {$using_jtag} {
76  jtag_ntrst_delay 200
77 }
78
79 $_TARGETNAME configure -event reset-init {
80         # Do not remap 0x0000-0x0020 to anything but the flash (i.e. select
81         # "User Flash Mode" where interrupt vectors are _not_ remapped,
82         # and reside in flash instead).
83         #
84         # See Table 612. Memory Mapping Control register (MEMMAP - 0x400F C040) bit description
85         # Bit Symbol Value Description Reset
86         # value
87         # 0 MAP Memory map control. 0
88         # 0 Boot mode. A portion of the Boot ROM is mapped to address 0.
89         # 1 User mode. The on-chip Flash memory is mapped to address 0.
90         # 31:1 - Reserved. The value read from a reserved bit is not defined. NA
91         #
92         # http://ics.nxp.com/support/documents/microcontrollers/?scope=LPC1768&type=user
93
94         mww 0x400FC040 0x01
95 }
96
97 # if srst is not fitted use VECTRESET to
98 # perform a soft reset - SYSRESETREQ is not supported
99 cortex_m reset_config vectreset