8a32517f311d39d339592dff9c09e07fd5cb260d
[openocd.git] / tcl / target / imx6.cfg
1 # Freescale i.MX6 series single/dual/quad core processor
2
3 if { [info exists CHIPNAME] } {
4    set  _CHIPNAME $CHIPNAME
5 } else {
6    set  _CHIPNAME imx6
7 }
8
9 # CoreSight Debug Access Port
10 if { [info exists DAP_TAPID] } {
11         set _DAP_TAPID $DAP_TAPID
12 } else {
13         set _DAP_TAPID 0x4ba00477
14 }
15
16 jtag newtap $_CHIPNAME cpu -irlen 4 -ircapture 0x01 -irmask 0x0f \
17         -expected-id $_DAP_TAPID
18
19 # SDMA / no IDCODE
20 jtag newtap $_CHIPNAME sdma -irlen 4 -ircapture 0x00 -irmask 0x0f
21
22 # System JTAG Controller
23 if { [info exists SJC_TAPID] } {
24         set _SJC_TAPID $SJC_TAPID
25 } else {
26         set _SJC_TAPID 0x0191c01d
27 }
28 set _SJC_TAPID2 0x2191c01d
29 set _SJC_TAPID3 0x2191e01d
30 set _SJC_TAPID4 0x1191c01d
31
32 jtag newtap $_CHIPNAME sjc -irlen 5 -ircapture 0x01 -irmask 0x1f \
33         -expected-id $_SJC_TAPID -expected-id $_SJC_TAPID2 \
34         -expected-id $_SJC_TAPID3 -expected-id $_SJC_TAPID4
35
36 # GDB target: Cortex-A9, using DAP, configuring only one core
37 # Base addresses of cores:
38 # core 0  -  0x82150000
39 # core 1  -  0x82152000
40 # core 2  -  0x82154000
41 # core 3  -  0x82156000
42 set _TARGETNAME $_CHIPNAME.cpu.0
43 dap create $_CHIPNAME.dap -chain-position $_CHIPNAME.cpu
44 target create $_TARGETNAME cortex_a -dap $_CHIPNAME.dap \
45         -coreid 0 -dbgbase 0x82150000
46
47 # some TCK cycles are required to activate the DEBUG power domain
48 jtag configure $_CHIPNAME.sjc -event post-reset "runtest 100"
49
50 proc imx6_dbginit {target} {
51         # General Cortex-A8/A9 debug initialisation
52         cortex_a dbginit
53 }
54
55 # Slow speed to be sure it will work
56 adapter_khz 1000
57 $_TARGETNAME configure -event reset-start { adapter_khz 1000 }
58
59 $_TARGETNAME configure -event reset-assert-post "imx6_dbginit $_TARGETNAME"