cfg: add basic support of Freescale i.MX6 series targets
[openocd.git] / tcl / target / imx6.cfg
1 # Freescale i.MX6 series single/dual/quad core processor
2
3 if { [info exists CHIPNAME] } {
4    set  _CHIPNAME $CHIPNAME
5 } else {
6    set  _CHIPNAME imx6
7 }
8
9 # CoreSight Debug Access Port
10 if { [info exists DAP_TAPID] } {
11         set _DAP_TAPID $DAP_TAPID
12 } else {
13         set _DAP_TAPID 0x4ba00477
14 }
15
16 jtag newtap $_CHIPNAME dap -irlen 4 -ircapture 0x01 -irmask 0x0f \
17         -expected-id $_DAP_TAPID
18
19 # SDMA / no IDCODE
20 jtag newtap $_CHIPNAME sdma -irlen 4 -ircapture 0x00 -irmask 0x0f
21
22 # System JTAG Controller
23 if { [info exists SJC_TAPID] } {
24         set _SJC_TAPID SJC_TAPID
25 } else {
26         set _SJC_TAPID 0x0191c01d
27 }
28 set _SJC_TAPID2 0x2191c01d
29
30 jtag newtap $_CHIPNAME sjc -irlen 5 -ircapture 0x01 -irmask 0x1f \
31         -expected-id $_SJC_TAPID -expected-id $_SJC_TAPID2
32
33 # GDB target: Cortex-A9, using DAP, configuring only one core
34 # Base addresses of cores:
35 # core 0  -  0x82150000
36 # core 1  -  0x82152000
37 # core 2  -  0x82154000
38 # core 3  -  0x82156000
39 set _TARGETNAME $_CHIPNAME.cpu.0
40 target create $_TARGETNAME cortex_a8 -chain-position $_CHIPNAME.dap \
41         -coreid 0 -dbgbase 0x82150000
42
43 # some TCK cycles are required to activate the DEBUG power domain
44 jtag configure $_CHIPNAME.sjc -event post-reset "runtest 100"
45
46 proc imx6_dbginit {target} {
47         # General Cortex A8/A9 debug initialisation
48         cortex_a8 dbginit
49 }
50
51 # Slow speed to be sure it will work
52 jtag_rclk 1000
53 $_TARGETNAME configure -event reset-start { jtag_rclk 1000 }
54
55 $_TARGETNAME configure -event reset-assert-post "imx6_dbginit $_TARGETNAME"
56 $_TARGETNAME configure -event gdb-attach { halt }