Gary Carlson <gcarlson@carlson-minot.com> config file
[openocd.git] / tcl / board / at91sam9g20-ek.cfg
1 #################################################################################################
2 #                                                                                               #
3 # Author: Gary Carlson (gcarlson@carlson-minot.com)                                             #
4 # Generated for Atmel AT91SAM9G20-EK evaluation board using Atmel SAM-ICE (J-Link) version 8.   #
5 #                                                                                               #
6 #################################################################################################
7
8 # Define basic characteristics for the CPU.  The AT91SAM9G20 processor is a subtle variant of
9 # the AT91SAM9260 and shares the same tap ID as it.
10
11 set _CHIPNAME at91sam9g20
12 set _ENDIAN little
13 set _CPUTAPID 0x0792603f
14
15 # Set reset type.  Note that the AT91SAM9G20-EK board has the trst signal disconnected.  In theory this script
16 # therefore should require "srst_only".  With some J-Link debuggers at least, "srst_only" causes a temporary USB
17 # communication fault.  This appears to be more likely attributed to an internal proprietary firmware quirk inside the
18 # dongle itself.  Using "trst_and_srst" works fine, however.  So if you can't beat them -- join them.  If you are using
19 # something other the a J-Link dongle you may be able to change this back to "srst_only".
20
21 reset_config trst_and_srst
22
23 # Set up the CPU and generate a new jtag tap for AT91SAM9G20.
24
25 jtag newtap $_CHIPNAME cpu -irlen 4 -ircapture 0x1 -irmask 0xf -expected-id $_CPUTAPID
26
27 # Use caution changing the delays listed below.  These seem to be affected by the board and type of
28 # debugger dongle.  A value of 200 ms seems to work reliably for the configuration listed in the file header above.
29
30 jtag_nsrst_delay 200
31 jtag_ntrst_delay 200
32
33 # Set fallback clock to 1/6 of worst-case clock speed (which would be the 32.768 kHz slow clock).
34
35 jtag_rclk 5
36
37 set _TARGETNAME [format "%s.cpu" $_CHIPNAME]
38 target create $_TARGETNAME arm926ejs -endian $_ENDIAN -chain-position $_TARGETNAME -variant arm926ejs
39
40 # Establish internal SRAM memory work areas that are important to pre-bootstrap loaders, etc.  The
41 # AT91SAM9G20 has two SRAM areas, one starting at 0x00200000 and the other starting at 0x00300000.
42 # Both areas are 16 kB long.
43
44 $_TARGETNAME configure -work-area-virt 0 -work-area-phys 0x00200000 -work-area-size 0x4000 -work-area-backup 1
45 $_TARGETNAME configure -work-area-virt 0 -work-area-phys 0x00300000 -work-area-size 0x4000 -work-area-backup 1
46
47 # If you don't want to execute built-in boot rom code (and there are good reasons at times not to do that) in the
48 # AT91SAM9 family, the microcontroller is a lump on a log without initialization.  Because this family has
49 # some powerful features, we want to have a special function that handles "reset init".  To do this we declare
50 # an event handler where these special activities can take place.
51
52 scan_chain
53 $_TARGETNAME configure -event reset-init {at91sam9g20_init}
54
55 # NandFlash configuration and definition
56 # Future TBD
57
58 proc read_register {register} {
59         set result ""
60         ocd_mem2array result 32 $register 1
61         return $result(0)
62 }
63
64 proc at91sam9g20_init { } {
65         
66         # At reset AT91SAM9G20 chip runs on slow clock (32.768 kHz).  To shift over to a normal clock requires
67         # a number of steps that must be carefully performed.  The process outline below follows the
68         # recommended procedure outlined in the AT91SAM9G20 technical manual.
69         #
70         # Several key and very important things to keep in mind:
71         # The SDRAM parts used currently on the Atmel evaluation board are -75 grade parts.  This
72         # means the master clock (MCLK) must be at or below 133 MHz or timing errors will occur.  The processor
73         # core can operate up to 400 MHz and therefore PCLK must be at or below this to function properly.
74
75         jtag_khz 2                      # Slow-speed oscillator enabled at reset, so run jtag speed slow.
76         halt                            # Make sure processor is halted, or error will result in following steps.
77         mww 0xfffffd08 0xa5000501       # RSTC_MR : enable user reset.
78         mww 0xfffffd44 0x00008000       # WDT_MR : disable watchdog.
79
80         # Enable the main 18.432 MHz oscillator in CKGR_MOR register.
81         # Wait for MOSCS in PMC_SR to assert indicating oscillator is again stable after change to CKGR_MOR.
82
83         mww 0xfffffc20 0x00004001
84         while { [expr [read_register 0xfffffc68] & 0x01] != 1 } { sleep 1 }
85
86         # Set PLLA Register for 792.576 MHz (divider: bypass, multiplier: 43).
87         # Wait for LOCKA signal in PMC_SR to assert indicating PLLA is stable.
88
89         mww 0xfffffc28 0x202a3f01
90         while { [expr [read_register 0xfffffc68] & 0x02] != 2 } { sleep 1 }
91
92         # Set master system clock prescaler divide by 6 and processor clock divide by 2 in PMC_MCKR.
93         # Wait for MCKRDY signal from PMC_SR to assert.
94
95         mww 0xfffffc30 0x00000101
96         while { [expr [read_register 0xfffffc68] & 0x08] != 8 } { sleep 1 }
97         
98         # Now change PMC_MCKR register to select PLLA.
99         # Wait for MCKRDY signal from PMC_SR to assert.
100
101         mww 0xfffffc30 0x00001302
102         while { [expr [read_register 0xfffffc68] & 0x08] != 8 } { sleep 1 }
103
104         # Processor and master clocks are now operating and stable at maximum frequency possible:
105         #       -> MCLK = 132.096 MHz
106         #       -> PCLK = 396.288 MHz
107
108         # Switch over to adaptive clocking.
109
110         jtag_khz 0
111
112         # Enable faster DCC downloads.
113
114         arm7_9 dcc_downloads enable
115
116         # To be able to use external SDRAM, several peripheral configuration registers must
117         # be modified.  The first change is made to PIO_ASR to select peripheral functions
118         # for D15 through D31.  The second change is made to the PIO_PDR register to disable
119         # this for D15 through D31.
120
121         mww 0xfffff870 0xffff0000
122         mww 0xfffff804 0xffff0000
123
124         # The EBI chip select register EBI_CS must be specifically configured to enable the internal SDRAM controller
125         # using CS1.  Additionally we want CS3 assigned to NandFlash.  Also VDDIO is connected physically on
126         # the board to the 3.3 VDC power supply so set the appropriate register bit to notify the micrcontroller.
127
128         mww 0xffffef1c 0x000100a
129
130         # The AT91SAM9G20-EK evaluation board has built-in NandFlash.  The exact physical timing characteristics
131         # for the memory type used on the current board (MT29F2G08AACWP) can be established by setting
132         # four registers in order:  SMC_SETUP3, SMC_PULSE3, SMC_CYCLE3, and SMC_MODE3.
133
134         mww 0xffffec30 0x00020002
135         mww 0xffffec34 0x04040404
136         mww 0xffffec38 0x00070007
137         mww 0xffffec3c 0x00030003
138
139         # Identify NandFlash bank 0.  Disabled at the moment because a memory driver is not yet complete.
140
141 #       nand probe 0
142
143         # Now setup SDRAM.  This is tricky and configuration is very important for reliability!  The current calculations
144         # are based on 2 x Micron MT48LC16M16A2-75 memory (4 M x 16 bit x 4 banks).  If you use this file as a reference
145         # for a new board that uses different SDRAM devices or clock rates, you need to recalculate the value inserted
146         # into the SDRAM_CR register.  Using the memory datasheet for the -75 grade part and assuming a master clock
147         # of 132.096 MHz then the SDCLK period is equal to 7.6 ns.  This means the device requires:
148         #
149         #       CAS latency = 3 cycles
150         #       TXSR = 10 cycles
151         #       TRAS = 6 cycles
152         #       TRCD = 3 cycles
153         #       TRP = 3 cycles
154         #       TRC = 9 cycles
155         #       TWR = 2 cycles
156         #       9 column, 13 row, 4 banks
157         #       refresh equal to or less then 7.8 us for commerical/industrial rated devices
158         #
159         #       Thus SDRAM_CR = 0xa6339279
160
161         mww 0xffffea08 0xa6339279
162
163         # Next issue a 'NOP' command through the SDRAMC_MR register followed by writing a zero value into
164         # the starting memory location for the SDRAM.
165
166         mww 0xffffea00 0x00000001
167         mww 0x20000000 0
168
169         # Issue an 'All Banks Precharge' command through the SDRAMC_MR register followed by writing a zero
170         # value into the starting memory location for the SDRAM.
171
172         mww 0xffffea00 0x00000002
173         mww 0x20000000 0
174
175         # Now issue an 'Auto-Refresh' command through the SDRAMC_MR register.  Follow this operation by writing
176         # zero values eight times into the starting memory location for the SDRAM.
177
178         mww 0xffffea00 0x4
179         mww 0x20000000 0
180         mww 0x20000000 0
181         mww 0x20000000 0
182         mww 0x20000000 0
183         mww 0x20000000 0
184         mww 0x20000000 0
185         mww 0x20000000 0
186         mww 0x20000000 0
187
188         # Almost done, so next issue a 'Load Mode Register' command followed by a zero value write to the
189         # the starting memory location for the SDRAM.
190
191         mww 0xffffea00 0x3
192         mww 0x20000000 0
193
194         # Signal normal mode using the SDRAMC_MR register and follow with a zero value write the the starting
195         # memory location for the SDRAM.
196
197         mww 0xffffea00 0x0
198         mww 0x20000000 0
199
200         # Finally set the refresh rate to about every 7 us (7.5 ns x 924 cycles).
201
202         mww 0xffffea04 0x0000039c
203 }
204